本文要点
超大规模 集成电路 (Very large scale integraon，) 是一种主流的集成电路 () 设计模式。
芯片 尺寸微型化有助于降低单个 晶体管 的功耗，但同时也提高了功率密度。
先进封装的低功耗设计趋势势头未减，而更新的技术有助于在不牺牲计算性能的情况下降低器件的功耗。
如今的集成电路 (IC) 与二十多年前的集成电路有着天壤之别。新一代的芯片面积更小，但集成了尽可能多的功能，采用了先进的处理节点和独特的架构，以实现整个芯片的高能效 信号 传输。摩尔定律所涉及的不仅是晶体管栅极尺寸变小，也涵盖了低功耗架构。
随着 电子产品 的尺寸不断微型化，芯片设计人员需要考虑采用新的方法来实现和扩展低功耗设计技术。用于数据 中心 、 人工智能 、视觉和许多其他应用的 处理器 性能强大，集成的功能也越来越多，因此预计 VLSI 设计的功率密度也会增加。 低功耗设计技术和新技术可以应对总功耗增加的挑战，确保新 产品 性能可靠，并支持扩展到更小的技术节点。
功耗的主要方面
许多先进集成电路（如专用 SoC 和通用处理器）中使用了较新的芯片架构，需要在裸片上集成更多的功能，因此需要增加 硬件 驱动的 电源管理 功能。 实施低功耗设计技术的目标主要是延长电池寿命（移动设备）、减少发热（所有其他设备）或两者兼顾（ 智能手机 和其他移动设备）。 VLSI 设计中的低功耗设计技术一般在两个方面进行功耗优化：
1.动态功耗
动态功耗是指工作过程中消耗的电量。更具体地说，动态功耗是 在逻辑电路切换状态时，晶体管结构中电容充放电时消耗的总电量。 CMOS 逻辑电路只在开关时消耗电量，因此减少开关事件的次数和导通电压有助于降低设备的总功耗。
2.静态功耗
静态功耗是工作电压和漏电流的乘积。 即使晶体管处于关断状态，也会有一些 电流 通过栅极泄漏，以热量的形式散失。与早期的双极设计相比，CMOS 芯片架构的漏电流更低，但规模扩展给保持低漏电流带来了挑战。
下图展示了集成电路在运行和睡眠/待机模式下产生功耗的一些区域和工作模式：
降低以上功耗主要针对静态和动态功耗，但 随着器件规模的扩大，还需要调整晶体管和互连的结构。 我们在这方面取得了一些进展，其中 最主要的是使用具有高介电常数 (high-k) 的 FinFET， 以确保在开关过程中更完整地调制到导通状态，并通过单一解决方案降低漏电流。对于更新的技术，需要利用类似的创新晶体管架构和新材料来实现进一步扩展。除了简单的架构扩展外，一些晶片上硬件方法也可用于降低功耗。
主要的低功耗设计技术
经过 30 多年的发展，出现了一些解决方案。最初，扩展带来了更低的功耗和更高的功能密度，但最终， 时钟 扩展增加了功率密度，因此亟需新的技术。如今，集成电路中使用的低功耗设计技术主要包括：
动态电压缩放
逻辑电平的电压可根据需要升高或降低，以控制功耗。降低逻辑电平可降低开关时的功耗。
动态频率缩放
系统时钟的时钟频率和边沿速率可根据需要上下调节。
时钟门控
用于切断某些逻辑块的系统时钟，防止不处理数据的逻辑电路进行开关操作。
基板偏置控制
与电压缩放配合使用，控制构成逻辑电路的进入线性区或饱和区的阈值。该技术有时也称为反向偏置，即在 CMOS 缓冲器的基板区域施加电压，以提高或降低逻辑状态 阈值电压 并减少漏电流。
应用这些主动缩放机制时，并不一定需要修改逻辑电路中晶体管的结构，不过为此确实需要添加额外的 控制电路 ，以便根据某些逻辑条件进行缩放。
新产品可能需要采用独特的架构
以上列出的低功耗设计技术是设计新型专用集成电路 () 的起点，面向人工智能、量子、视觉/图形和异构集成系统等高级应用。对于支持上述应用的通用处理器，也应继续使用同样的技术。然而，特定应用领域的计算工作负载更高，因此 功耗更低的高度专业化处理器架构更加受到青睐。这方面的例子包括：
以最少的逻辑运算执行高效张量运算的优化芯片。
可针对特定的高计算工作量对其逻辑块进行高度定制或并行化的。
包含专用块的语音和视觉处理器。
异构集成 是将这些功能整合到单一封装中的一种设计模式，迫使 半导体 电源 管理 工程师 采用系统级方法进行低功耗设计。
尤其是，人工智能是当下的计算范式，它推动了一类新型低功耗 ASIC 的高效张量运算。为了让这些先进产品实现低功耗，涉及到的 挑战之一是完全重新设计晶体管架构，以减少执行人工智能工作负载所需的开关事件数量和逻辑状态变化。 最新 的设计采用单晶体管 模拟 计算方法来实现片上 神经网络 ，完全不需要逻辑块来运行这些计算。 其他先进技术、材料平台和混合信号设计方法可在专用集成电路和通用处理器中实现，因而可以随着功能密度的提高，继续推动低功耗计算。
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